高速ADC模块开源页面 带Verilog示例程序
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一、项目简述本项目使用苏州硬禾信息科技有限公司设计的小脚丫FPGA开发板设计了一个完成定时、测温、报警、控制的小项目,并通过上位机显示、下发音乐配置数据。本项目B站介绍:https://www.bilibili.com/video/BV1Vh411k7QV/二、研究进展(一)研究内容:l ...
测试过的平台: 1、DE-10 Cyclone V开发板  ...
完整工程文件:clkdiv.zip//------------------------------------------------------// File Name : clkdiv.v// Author &nb...
项目文件:SIPO.zip//------------------------------------------------------// File Name : SIPO.v// Author &n...
代码中的Sys_clk其实是没有用到的,项目文件:cdc_single.zip//------------------------------------------------------// File Name : cdc.v// Autho...
设计流程:设计规划 -> 波形绘制 -> 代码编写 -> 代码编译 -> 逻辑仿真 -> 波形对比 -> 绑定管脚 -> 分析综合布局布线 -> 上板验证新建项目文件夹(led):Doc:放置文档资料(数据手册、波形图、文档、项目日志)Pri:放置工程...