当前位置:首页 > FPGA > 正文内容

CDC跨时钟域信号处理

浩雨2年前 (2022-08-17)FPGA3518

保证时序电路的时序要求:

建立时间:在有效的时钟沿到来之前,输入端的输入信号需要保持稳定不变的最小时间

保持时间:在有效的时钟沿到来之后,输入端的输入信号需要保持稳定不变的最小时间

image.png

CDC问题1:亚稳态

亚稳态原因:

image.png

亚稳态解决方法:对于单信号来说,使用 Double FF来进行信号同步

image.png

CDC问题2:数据收敛

数据收敛的原因:

image.png

image.png

数据收敛解决方法1:对信号进行格雷码编码(格雷码特点:相邻的两个编码之间,只有一位是不同的,而其他的相同)

image.png


对于无法使用格雷码编码的信号组,可以使用握手协议,来处理跨异步时钟域的问题

image.png

image.png

数据收敛解决方法2:FIFO

image.png


CDC问题3:数据丢失

数据丢失原因:输入端信号不能保持足够的时间 使得接收端不能采样到数据 导致数据丢失

image.png

数据丢失解决方法:延长输入信号

image.png

CDC问题4:多路扇出

多路扇出的原因:

image.png

多路扇出解决方法:将信号同步之后再多路扇出

image.png

CDC问题5:异步复位

恢复(recovery)时间 和 移除(removal)时间 的概念:

恢复时间:在有效的时钟沿到来之前,触发器的异步复位信号释放时 所要提前释放的最小时间

移除时间:在有效的时钟沿到来之后,触发器的异步复位信号释放时 所要保持不变的最小时间

image.png

异步复位信号释放时 不满足恢复时间和移除时间 就造成了异步复位问题的发生。


异步复位解决方法:异步复位信号同步电路

image.png

扫描二维码推送至手机访问。

版权声明:本文由我的FPGA发布,如需转载请注明出处。

本文链接:http://myfpga.cn/index.php/post/262.html

分享给朋友:

“CDC跨时钟域信号处理” 的相关文章

Xilinx_ISE_DS_Win_14.7_1015_1 安装教程(Xilinx High Speed Cable USB驱动安装)

Xilinx_ISE_DS_Win_14.7_1015_1 安装教程(Xilinx High Speed Cable USB驱动安装)

首先下载Xilinx ISE软件的安装包,以下是百度云链接,6.12G,放着一晚上就下载完了链接:https://pan.baidu.com/s/13cUoFZgbld0X4ikCLsVFNQ 提取码:53ro更建议使用win7来安装这个,win8 win10 ...

ALGO C4MB V11引脚参照表(持续更新)

ALGO C4MB V11引脚参照表(持续更新)

功能:常用引脚CLKPIN_E1LED0PIN_G15LED1PIN_F16LED2PIN_F15LED3PIN_D16KEY1PIN_E15KEY2PIN_E16KEY3PIN_M15KEY4PIN_M16RXDPIN_M2TXDPIN_G1功能:VGA引脚VGA_BLUE[0]PIN_C15VG...

基础实验十三,DS18B20温度传感器

基础实验十三,DS18B20温度传感器

//==========================================================================// Author     : ChanRa1n// Description: Training for Intel FPGA/...

Verilog实现时钟分频(奇数分频,偶数分频)二分频 三分频 四分频 五分频

Verilog实现时钟分频(奇数分频,偶数分频)二分频 三分频 四分频 五分频

完整工程文件:clkdiv.zip//------------------------------------------------------// File Name        : clkdiv.v// Author     &nb...

Verilog实现串并转换

Verilog实现串并转换

项目文件:SIPO.zip//------------------------------------------------------// File Name        : SIPO.v// Author       &n...