当前位置:首页 > FPGA > 正文内容

自研板卡ZYNQ7010 V2.1

chanra1n5个月前 (04-25)FPGA818

板卡仿真图:



image.png

板卡实物图:

6593e4e45fb7834cc5c3e8d2ef32eb9.jpg

ed28ae1146d769270c784d368dd4a21.jpg

iperf3 网络测试带宽(≥500Mbits/sec):

image.png

DDR测试结果:

  • 测试1000次大文件(500MB)读写无异常。

  • 测试连续写入速度:126MB/s

  • 测试连续读取速度:178MB/s

--Starting Memory Test Application--
NOTE: This application runs with D-Cache disabled.As a result, cacheline requests will not be generated
Testing memory region: ps7_ddr_0
    Memory Controller: ps7_ddr_0
         Base Address: 0x100000 
                 Size: 0x3FF00000 bytes 
Testing memory region: ps7_ram_1
    Memory Controller: ps7_ram_1
         Base Address: 0xFFFF0000 
                 Size: 0xFE00 bytes 
--Memory Test Application Complete--
Successfully ran Memory Test Application

-----------------------------------------------------------------
------------------- ZYNQ DRAM DIAGNOSTICS TEST ------------------
-----------------------------------------------------------------
 Select one of the options below:
 ## Memory Test ##
 Bus Width = 32,   XADC Temperature = 55.8995
    's' - Test 1MB length from address 0x100000
    '1' - Test 32MB length from address 0x100000
    '2' - Test 64MB length from address 0x100000
    '3' - Test 128MB length from address 0x100000
    '4' - Test 255MB length from address 0x100000
    '5' - Test 511MB length from address 0x100000
    '6' - Test 1023MB length from address 0x100000
 ## Read Data Eye Measurement Test
    'r' - Measure Read Data Eye
 ## Write Data Eye Measurement Test
    'i' - Measure Write Data Eye
    Other options for Write Eye Data Test:
         'f' - Fast Mode: Toggles Fast mode - ON/OFF
         'c' - Centre Mode: Toggles Centre mode - ON/OFF
         'e' - Vary the size of memory test for Read/Write Eye Measurement tests
 ## Data Cache Enable / Disable Option:
     'z' - D-Cache Enable / Disable
 ## Other options
     'v' - Verbose Mode ON/OFF

5Option Selected : 5


Starting Memory Test '5' - Testing 511MB length from address 0x100000...
------------------------------------------------------------------------------------------
    TEST           WORD ERROR             PER-BYTE-LANE ERROR COUNT              TIME
                     COUNT        [ LANE-0 ] [ LANE-1 ] [ LANE-2 ] [ LANE-3 ]    (sec)
------------------------------------------------------------------------------------------
................................Memtest_0 (  0: 0)      0         [       0] [       0] [       0] [       0]    17.8097
........................................Memtest_s (  0: 1)      0         [       0] [       0] [       0] [       0]    11.7098
........................................Memtest_s (  0: 2)      0         [       0] [       0] [       0] [       0]    11.7098
........................................Memtest_s (  0: 3)      0         [       0] [       0] [       0] [       0]    11.7115
........................................Memtest_s (  0: 4)      0         [       0] [       0] [       0] [       0]    11.7104
........................................Memtest_s (  0: 5)      0         [       0] [       0] [       0] [       0]    11.711
........................................Memtest_s (  0: 6)      0         [       0] [       0] [       0] [       0]    11.711
........................................Memtest_s (  0: 7)      0         [       0] [       0] [       0] [       0]    11.7098
........................................Memtest_s (  0: 8)      0         [       0] [       0] [       0] [       0]    11.7098
................................Memtest_p (  0: 9)      0         [       0] [       0] [       0] [       0]    17.424
................................Memtest_p (  0:10)      0         [       0] [       0] [       0] [       0]    17.4228
................................Memtest_l (  0:11)      0         [       0] [       0] [       0] [       0]    18.3134
................................Memtest_l (  0:12)      0         [       0] [       0] [       0] [       0]    18.3235
................................Memtest_l (  0:13)      0         [       0] [       0] [       0] [       0]    18.3134
................................Memtest_l (  0:14)      0         [       0] [       0] [       0] [       0]    18.3193


SD测试结果:

  • 测试100次大文件(500MB)读写无异常。

  • 测试连续写入速度:19.3MB/s

  • 测试连续读取速度:22.1MB/s


ADC测试结果(AD7606C 8ch/16bit/1Msps):

d94a6d373df89d9d3a6c82a081e8eba.jpg

image.png

image.png

image.png

image.png

以上测试波形为100Khz,20Vpp值的Sine波


具体的测试指标和性能待测试。

扫描二维码推送至手机访问。

版权声明:本文由我的FPGA发布,如需转载请注明出处。

本文链接:http://myfpga.cn/index.php/post/444.html

分享给朋友:

“自研板卡ZYNQ7010 V2.1” 的相关文章

Xilinx_ISE_DS_Win_14.7_1015_1 安装教程(Xilinx High Speed Cable USB驱动安装)

Xilinx_ISE_DS_Win_14.7_1015_1 安装教程(Xilinx High Speed Cable USB驱动安装)

首先下载Xilinx ISE软件的安装包,以下是百度云链接,6.12G,放着一晚上就下载完了链接:https://pan.baidu.com/s/13cUoFZgbld0X4ikCLsVFNQ 提取码:53ro更建议使用win7来安装这个,win8 win10 ...

Verilog实现时钟分频(奇数分频,偶数分频)二分频 三分频 四分频 五分频

Verilog实现时钟分频(奇数分频,偶数分频)二分频 三分频 四分频 五分频

完整工程文件:clkdiv.zip//------------------------------------------------------// File Name        : clkdiv.v// Author     &nb...

CDC 单脉冲信号处理

CDC 单脉冲信号处理

代码中的Sys_clk其实是没有用到的,项目文件:cdc_single.zip//------------------------------------------------------// File Name        : cdc.v// Autho...

点亮LED灯实验

点亮LED灯实验

设计流程:设计规划 -> 波形绘制 -> 代码编写 -> 代码编译 -> 逻辑仿真 -> 波形对比 -> 绑定管脚 -> 分析综合布局布线 -> 上板验证新建项目文件夹(led):Doc:放置文档资料(数据手册、波形图、文档、项目日志)Pri:放置工程...

半加器

半加器

半加器:两个输入数据位相加,输出一个结果位和进位,没有进位输入的加法器电路。即两个一位二进制数的加法运算电路。半加器 模块框图:sum:结果位count:进位半加器 真值表:半加器 波形图:代码部分:选择器代码:在Src文件夹中新建 half_adder.v文件module half_adder...

全加器(层次化设计)

全加器(层次化设计)

该篇博客根据上一篇半加器的设计,再结合层次化的设计思想来实现一个全加器!层次化设计理论部分:数字电路中根据模块层次的不同有两种基本的结构设计方法:自底向上的设计方法 和 自顶向下的设计方法自底向上(Bottom-Up)        自底向上的设计是一种传统的设计方法,对设计进行逐次划分的过程是从存...