高速模拟PCB设计Tips与踩过的坑 V0.1
1. 统一而完整的地平面 = 低阻抗 + 低 EMI
除非数字电流会强行穿过敏感模拟区域，否则不要把 AGND 与 DGND 分家。完整的地平面能最小化回流环路面积，从而降低 V = L·di/dt 噪声。若必须分区，只留单一桥接点，并放在 ADC 或驱动器正下方。
2. 先规划层叠再动鼠标
信号-地-电源-地-信号 的 6 层板可提供天然的层间电容（~3 nF/in²@4 mil 间距）。
将最敏感的高速差分线夹在地平面之间（微带或带状线）以抑制辐射。
3. 差分 ADC 驱动器（如 AD8138）反馈网络对称性 < 1 %
RF1 = RF2 容差 0.1 % 以内 RG1 = RG2 容差 0.1 % 以内 反馈节点到地的寄生电容差异 < 0.2 pF
不对称会导致偶次谐波放大，直接吃掉 SFDR。
4. 去耦不是“放一堆 0.1 µF”
大容量：10 µF-22 µF 钽电容负责 10 kHz-1 MHz。
小容量：0402-0.1 µF X7R 陶瓷电容负责 1 MHz-100 MHz。
高频：0201-1 nF/100 pF 紧贴电源脚，形成 < 1 nH 回路。
使用 ADI 官方工具 ADI PDS Impedance Calculator 可一次性算出所需电容矩阵。
5. 裸露焊盘 (EPAD) 必须“焊死”
AD8138、AD8375 等器件通过 EPAD 散热并作为唯一 RF 地参考：
每 1 mm² 额外打 1 个 0.3 mm 过孔，塞孔后电镀，确保空洞率 < 5 %。
分割棋盘格防止焊料空洞，提高热阻 < 20 °C/W。
6. 控制阻抗与匹配
| 接口 | 单端/差分 | 目标阻抗 | 允许误差 |
|---|---|---|---|
| ADC 差分输入 | 差分 | 100 Ω | ±5 % |
| IF VGA 输出 (AD8375) | 差分 | 150 Ω | ±5 % |
| 时钟 | 单端 | 50 Ω | ±10 % |
用 Polar Si9000 或 ADS LineCalc 做 2D 场解算，再留 10 % 工艺余量。
7. 时钟与采样——抖动是隐形杀手
100 MHz 时钟若存在 1 psRMS 抖动，在 12-bit 系统中等效于 1.5 LSB 噪声。措施：
时钟线用差分 LVDS，远离数字总线 ≥ 3× 线宽。
时钟源到 ADC 时钟脚长度差 < 5 mm。
在时钟接收端做串端接 100 Ω 差分。
8. 高速走线 3 不要
不要 90° 直角 —— 用 45° 或圆弧，避免阻抗跳变。
不要跨分割 —— 地平面缺口会引入 10 nH 级寄生电感。
不要长 stub —— 探针/测试点 stub 长度 < 0.3 mm (12 mil)。
9. 电源层分区与桥接
若使用开关电源为 ADC 供电：
开关电源 → LC π 型滤波 (10 µH + 22 µF) → LDO → ADC AVDD
LC 截止频率约 10 kHz，可抑制 100 kHz-1 MHz 纹波 30 dB 以上。再在 ADC 脚旁放 0.1 µF+10 pF 组合，覆盖 100 MHz 以上。
10. 验证：三步自检清单
频域：用 VNA 检查差分线回波损耗 < –15 dB（DC-1 GHz）。
时域：TDR 验证阻抗台阶 < ±4 Ω。
系统：ADC 全速采样，FFT 观察 SFDR > 75 dBc、SNR > 68 dBFS；若达不到，回到第 1 条。
一句话总结
高速模拟 PCB 不是玄学——只要完整地平 + 对称反馈 + 分层去耦 + 阻抗控制 + 热焊盘，就能把 ADI 芯片的性能真正“榨”出来。
