解决INCISIVE152仿真时遇到GND冲突的问题

chanra1n 2023-01-11 31
如果遇到如图库冲突的问题,ncelab: *E,MULVLG: Possible bindings for instance of design unit 'INV' in 'worklib.top:v' are:         uni9000_ver.INV:m

在Linux下联合ISE和第三方仿真工具进行仿真 ModelSim IUS VCS

chanra1n 2023-01-10 37
参考自Xilinx官方手册 - How do I compile Xilinx Simulation libraries for ModelSim Simulator ?    ANS: You can compile the libraries for MTI-SE,&nbs

Ubuntu22基于/etc/rc5.d/文件注册开机启动项实现Synopsys工具自动激活

chanra1n 2023-01-05 44
查看当前运行级别runlevel编写启动脚本vim /etc/init.d/autorun.sh写入内容#!/bin/sh /usr/local/eda_tools/synopsys/scl/2018.06/linux64/bin/lmgrd -c /usr/local/eda_tools/synopsys/Synopsys.dat赋予脚本执行权限chmod 777 /etc/init.d/autorun.sh将脚本链接到/etc/rc5.

Spyglass可用的feature,此处提供对应的src文件

chanra1n 2022-11-26 64
PACKAGE snps_lic_1 snpslmd 2019.2019 0 COMPONENTS="3D 3P " ck=0  PACKAGE snps_lic_2 snpslmd 2019.2019 0 COMPONENTS="A3200DX A42MX A500K A54SX 

华为FPGA设计资料文档合集(老资料)

chanra1n 2022-11-20 119
华为FPGA设计全套.rarFPGA技巧Xilinx.rarHuaWei Verilog 约束.rarSynplify工具使用指南(华为文档)[1].rar___20074616444853030.rarVerilog HDL 华为入门教程.rarVerilog典型电路设计 华为.rar华为coding style.rar华为FPGA设计规范.rar华为FPGA设计流程指南.rar华为VHDL设计风格和实现.rar华为面经.doc华为面经.rar华为以太网时钟同步技术_时钟透传技术白皮

在ISE9.2使用TMRTool工具进行三模冗余的方法

chanra1n 2022-11-13 135
高版本Linux安装ISE9.2出错的解决方法:因libstdc++.so.5丢失导致的ISE9.2等软件的安装问题以下内容来自网络,实测可以生成三模后的工程。一.ISE中跑综合,生成NGC文件首先利用ISE软件生成TMR所需的ngc文件。设置综合和实现的约束:综合设置如下图:(Pack I/O Registers into IOBs设置为No,记得与正常工程是不同的)。为了保证工程中没有分布式RAM(Distributed ram),HDL Options –RAM Style 改为block

解决在Linux高版本因libstdc++.so.5丢失导致的ISE9.2等软件的安装问题

chanra1n 2022-11-13 92
解决方法:wget http://mirrors.kernel.org/ubuntu/pool/universe/g/gcc-3.3/libstdc++5_3.3.6-30ubuntu2_amd64.deb wget sudo apt-get install ./libstdc++5_3.3.6-30ubuntu2_amd64.deb然后就可以解决问题了

干货!Intel FPGA SOC开发实例(以PS端控制PL端进行LED流水点亮为例)

chanra1n 2022-11-11 117
如果显示有问题,请右键另存为下载到本地查看!首先来看看使用PL端直接点亮LED的步骤:    然后看看在SOC下怎么去做呢?    

Xilinx常用原语总结和使用

chanra1n 2022-11-10 211
原语是 Xilinx 器件底层硬件中的功能模块,它使用专用的资源来实现一系列的功能。相比于 IP 核,原 语的调用方法更简单,但是一般只用于实现一些简单的功能。本章主要用到了 BUFG、BUFIO、IDDR、ODDR、 IDELAYE2 和 IDELAYCTRL。 BUFG:全局缓冲,BUFG 的输出到达 FPGA 内部的 IOB、CLB、块 RAM 的时钟延迟和抖动最小。BUFG原语模板如下:除了 BUFG 外,常用的还有 BUFR,BUFR 是 regional 时钟网络,它的

纪念一下第一次向某企事业单位提交CNVD原创漏洞

chanra1n 2022-10-20 120