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chanra1n 管理员
全栈工程师；PMP、PBA、CSPM、Scrum Master(PSM-II)、敏捷专家；认证高级信息系统项目管理师、高级国际金融硕士在读、工商管理硕士在读、认证中级软件设计师、认证中级硬件工程师、认证中级嵌入式软件工程师、认证中级FPGA工程师；曾就职于中国航天科技集团某单位。 Email：chenyu@myfpga.cn
388 篇文章 0 次评论Alveo U55C 数据中心加速器卡修改SI5394输出时钟配置服务
加速卡板载有SI5394，可以输出不同的时钟频率。用于不同的用途，例如万兆以太网等：本站提供SI5394修改OUT0和OUT1频率的付费服务，支持但不限于156.25Mhz等，能够固化写入，断电后不丢失。如片内NVM超过写入次数限制，也支持更换硬件芯片，或提供新的黄金工程。支持开票，也支持更多相关功...
Ubuntu安装XRT报错问题解决
在使用官方XRT deb进行安装时(https://xilinx.github.io/Alveo-Cards/master/debugging/build/html/docs/common-steps.html#determine-linux-release)：wget https://w...
Alveo U55C数据中心加速卡 安装至服务器并配置环境
板卡的侧面有JTAG接口：侧面有标准8P的供电接口，我用万用表点过试了一下：确认无误后安装至服务器：此时已经可以正确识别到加速卡：根据官方XRT要求，我们的操作系统环境需要为：这里我选择Ubuntu22.04.使用BMC进行远程安装：然后下载安装Vivado，这里过程省略。使用USB线连接到板卡，也...
预加重（Pre-emphasis）和去加重（De-emphasis）
一、基本概念预加重（Pre-emphasis）在信号发射端（发送端）对高频分量进行主动增强 ，以补偿信号在传输介质中因高频衰减导致的失真。核心目的 ：提升高频分量的幅度，改善信号完整性（Signal Integrity, SI）。典型场景 ：高速数字信号（如PCIe、USB）、光纤通信、FM广播等。...
Fly-by、Daisy Chain与T-topology对比
*以下内容的版权归MyFPGA.cn所有，仅用于非营利性的学习和教育目的，未经允许不得私自进行转载、引用或商业用途。在高速数字电路设计中，信号完整性（SI）和时序控制是核心挑战。不同的布线拓扑结构直接影响信号质量、抗干扰能力和系统稳定性。本文将对三种主流高速信号布线拓扑——Fly-by、Daisy...
高速PCB故障诊断与检查手册
*以下内容的版权归MyFPGA.cn所有，仅用于非营利性的学习和教育目的，未经允许不得私自进行转载、引用或商业用途。一、电源完整性故障矩阵故障类型子类根本原因检测方法解决方案预防措施低频纹波100Hz~1MHz范围超标- 电解电容ESR过高（>50mΩ）- 电源平面长宽比>10:1导致阻...
FR4的玻璃纤维经纬走向会影响高频信号的阻抗吗?
FR4基板的玻璃纤维经纬走向确实会对高频信号的阻抗产生可测量的影响，这种效应在10GHz以上尤为显著，主要体现在以下几个方面：1. 介电常数各向异性实测数据：玻璃纤维经向（Warp）介电常数Dk=4.5，纬向（Weft）Dk=4.3（1GHz测试值），差异达4.6%阻抗波动：对50Ω微带线，经向走线...
在Xilinx ZYNQ上移植Ubuntu发行版
一、ZYNQ启动流程原理ZYNQ的启动过程分为三个阶段：FSBL (First Stage Boot Loader)由Vivado/Vitis生成，负责初始化PS端硬件（如DDR、时钟、外设）加载PL端比特流（FPGA配置）移交控制权给第二阶段引导程序（如U-Boot）U-Boot (第二阶段引导程...
FPGA硬件设计(高速设计、低功耗设计、高稳定性)
一、高速硬件设计要点1. 时序收敛与时钟设计全局时钟分配：优先使用FPGA专用时钟引脚（如Xilinx的MRCC/SRCC）和时钟管理模块（如MMCM/PLL），通过差分对（LVDS/HCSL）传递高频时钟。例如，DDR4接口的400MHz时钟需通过MMCM生成并分配至专用时钟网络。时钟树优化：采用...
ZYNQ7010 在线重配置 使用PS配置PL
首先PL端编译后生成重配置用的固件write_cfgmem -format bin -interface SMAPx32 -loadbit {up 0x00000000 "/home/chanra1...
