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ALGO C4MB V11引脚参照表(持续更新)
功能:常用引脚CLKPIN_E1LED0PIN_G15LED1PIN_F16LED2PIN_F15LED3PIN_D16KEY1PIN_E15KEY2PIN_E16KEY3PIN_M15KEY4PIN_M16RXDPIN_M2TXDPIN_G1功能:VGA引脚VGA_BLUE[0]PIN_C15VG...
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Verilog实现时钟分频(奇数分频，偶数分频)二分频 三分频 四分频 五分频
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半加器
半加器：两个输入数据位相加，输出一个结果位和进位，没有进位输入的加法器电路。即两个一位二进制数的加法运算电路。半加器 模块框图：sum：结果位count：进位半加器 真值表：半加器 波形图：代码部分：选择器代码：在Src文件夹中新建 half_adder.v文件module half_adder...
全加器（层次化设计）
该篇博客根据上一篇半加器的设计，再结合层次化的设计思想来实现一个全加器！层次化设计理论部分：数字电路中根据模块层次的不同有两种基本的结构设计方法：自底向上的设计方法 和 自顶向下的设计方法自底向上（Bottom-Up） 自底向上的设计是一种传统的设计方法，对设计进行逐次划分的过程是从存...
