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半加器
半加器：两个输入数据位相加，输出一个结果位和进位，没有进位输入的加法器电路。即两个一位二进制数的加法运算电路。半加器 模块框图：sum：结果位count：进位半加器 真值表：半加器 波形图：代码部分：选择器代码：在Src文件夹中新建 half_adder.v文件module half_adder...
全加器（层次化设计）
该篇博客根据上一篇半加器的设计，再结合层次化的设计思想来实现一个全加器！层次化设计理论部分：数字电路中根据模块层次的不同有两种基本的结构设计方法：自底向上的设计方法 和 自顶向下的设计方法自底向上（Bottom-Up） 自底向上的设计是一种传统的设计方法，对设计进行逐次划分的过程是从存...
FPGA时序分析和时序约束
时序分析：时序分析的目的就是通过分析FPGA设计中各个寄存器之间的数据和时钟传输路径，来分析数据延迟和时钟延迟之间的关系。一个设计OK的系统，必然能够保证整个系统中所有的寄存器都能够正确的寄存数据。数据和时钟传输路径是由EDA软件，通过针对特定器件布局布线得到的。时序约束：两个作用告知 EDA 软件...
时序约束(TCL脚本)
get_ports的使用方法如下：# 获取所有端口 get_ports * # 获取名称中包含data的端口 get_ports *data* # 获取所有输出端口 get_ports -filter {DIRECTION == OUT} # 获取所有输入端口 all...
