FPGA时序分析和时序约束
时序分析:时序分析的目的就是通过分析FPGA设计中各个寄存器之间的数据和时钟传输路径,来分析数据延迟和时钟延迟之间的关系。一个设计OK的系统,必然能够保证整个系统中所有的寄存器都能够正确的寄存数据。数据和时钟传输路径是由EDA软件,通过针对特定器件布局布线得到的。时序约束:两个作用告知 EDA 软件...
CDC 单脉冲信号处理
代码中的Sys_clk其实是没有用到的,项目文件:cdc_single.zip//------------------------------------------------------// File Name : cdc.v// Autho...
Verilog实现串并转换
项目文件:SIPO.zip//------------------------------------------------------// File Name : SIPO.v// Author &n...
Xilinx FIFO和ILA学习
`timescale 1ns / 1ps//-------------------------------------------------------//Filename ﹕ FIFO_TOP.v//Author ...
Verilog实现时钟分频(奇数分频,偶数分频)二分频 三分频 四分频 五分频
完整工程文件:clkdiv.zip//------------------------------------------------------// File Name : clkdiv.v// Author &nb...