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FPGA时序分析和时序约束

浩雨3年前 (2022-08-15)FPGA3946
FPGA时序分析和时序约束
时序分析:时序分析的目的就是通过分析FPGA设计中各个寄存器之间的数据和时钟传输路径,来分析数据延迟和时钟延迟之间的关系。一个设计OK的系统,必然能够保证整个系统中所有的寄存器都能够正确的寄存数据。数据和时钟传输路径是由EDA软件,通过针对特定器件布局布线得到的。时序约束:两个作用告知 EDA 软件...

全加器(层次化设计)

浩雨3年前 (2022-08-14)FPGA4379
全加器(层次化设计)
该篇博客根据上一篇半加器的设计,再结合层次化的设计思想来实现一个全加器...

半加器

浩雨3年前 (2022-08-14)FPGA4296
半加器
半加器:两个输入数据位相加,输出一个结果位和进位,没有进位输入的加法器电路...

3-8译码器

浩雨3年前 (2022-08-13)FPGA4441
3-8译码器
译码器:一类多输入多输出的组合逻辑电路器件,其可以分为:变量译码和显示译码两类...

多路选择器

浩雨3年前 (2022-08-12)FPGA4639
多路选择器
多路选择器:在多路数据传送过程中,能够根据需要将其中任意一路选出来的电路...

点亮LED灯实验

浩雨3年前 (2022-08-11)FPGA4170
点亮LED灯实验
该篇博客主要在于使用Quartus软件及上手一个小项目...

CDC 单脉冲信号处理

chanra1n3年前 (2022-04-22)FPGA4586
CDC 单脉冲信号处理
代码中的Sys_clk其实是没有用到的,项目文件:cdc_single.zip//------------------------------------------------------// File Name        : cdc.v// Autho...

Verilog实现串并转换

chanra1n3年前 (2022-04-21)FPGA5039
Verilog实现串并转换
项目文件:SIPO.zip//------------------------------------------------------// File Name        : SIPO.v// Author       &n...

Xilinx FIFO和ILA学习

chanra1n3年前 (2022-04-21)FPGA6220
Xilinx FIFO和ILA学习
`timescale 1ns / 1ps//-------------------------------------------------------//Filename       ﹕ FIFO_TOP.v//Author      ...

Verilog实现时钟分频(奇数分频,偶数分频)二分频 三分频 四分频 五分频

chanra1n3年前 (2022-04-21)FPGA6948
Verilog实现时钟分频(奇数分频,偶数分频)二分频 三分频 四分频 五分频
完整工程文件:clkdiv.zip//------------------------------------------------------// File Name        : clkdiv.v// Author     &nb...