22
2023
03

FIFO实验

FIFO是一种先进先出的数据缓存器，在逻辑设计里面用的非常多，FIFO设计可以说是逻辑设计人员必 须掌握的常识性设计。FIFO一般用在隔离两边读写带宽不一致，或者位宽不一样的地方。
作者:浩雨 | 分类:FPGA
20
2023
02

三模冗余的原理

0.1.  航天相关知识0.1.1.   三模冗余0.1.1.1.  原理三模冗余（TMR）技术是FPGA设计中最著名的错误掩蔽和单事件效应（SEE）保护技术之一。这些FPGA设计大多采用硬件描述语言，如Verilog和VHDL。TMR技术包括设计模块的三倍化和为每个输出端口添加多数表决电路。构建这种三重化方案是一项非常重要的任务，需要花费大量的时间和精力来修改设计代码。本文开发了RASP-TMR工具，该工具具有以可综合的Verilog设计文件为输入，对设
作者:chanra1n | 分类:FPGA
11
2023
01

解决INCISIVE152仿真时遇到GND冲突的问题

如果遇到如图库冲突的问题，ncelab: *E,MULVLG: Possible bindings for instance of design unit 'INV' in 'worklib.top:v' are:         uni9000_ver.INV:m
作者:chanra1n | 分类:FPGA
20
2022
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华为FPGA设计资料文档合集（老资料）

华为FPGA设计全套.rarFPGA技巧Xilinx.rarHuaWei Verilog 约束.rarSynplify工具使用指南(华为文档)[1].rar___20074616444853030.rarVerilog HDL 华为入门教程.rarVerilog典型电路设计 华为.rar华为coding style.rar华为FPGA设计规范.rar华为FPGA设计流程指南.rar华为VHDL设计风格和实现.rar华为面经.doc华为面经.rar华为以太网时钟同步技术_时钟透传技术白皮
作者:chanra1n | 分类:FPGA
11
2022
11

Intel FPGA SOC开发实例(以PS端控制PL端进行LED流水点亮为例)

如果显示有问题，请右键另存为下载到本地查看！ 首先来看看使用PL端直接点亮LED的步骤：     然后看看在SOC下怎么去做呢？    
作者:chanra1n | 分类:FPGA
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2022
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Xilinx常用原语总结和使用

原语是 Xilinx 器件底层硬件中的功能模块，它使用专用的资源来实现一系列的功能。相比于 IP 核，原 语的调用方法更简单，但是一般只用于实现一些简单的功能。本章主要用到了 BUFG、BUFIO、IDDR、ODDR、 IDELAYE2 和 IDELAYCTRL。 BUFG：全局缓冲，BUFG 的输出到达 FPGA 内部的 IOB、CLB、块 RAM 的时钟延迟和抖动最小。BUFG原语模板如下：除了 BUFG 外，常用的还有 BUFR，BUFR 是 regional 时钟网络，它的
作者:chanra1n | 分类:FPGA
12
2022
09

(手册)IC设计流程 ICC DC VCS

VCS_Lab_Guide.pdfIC_Compiler1_Lab_Guide.pdfDesign_Compiler1_Lab_Guide.pdf
作者:chanra1n | 分类:FPGA
12
2022
09

(手册)AMBA-3-AHB-Lite协议中文第一版

AMBA-3-AHB-Lite协议中文第一版.pdf
作者:chanra1n | 分类:FPGA
12
2022
09

(手册)SpyGlass® CDC Customer Training Release 5.1.0

SpyGlass-CDC-Training-Slides.pdf
作者:chanra1n | 分类:FPGA
11
2022
09

(手册)LEDA Version 2006.06 User Guide 编码规则检查工具

navigator.pdfinstall.pdfcrules.pdfrelnotes.pdftcl.pdftutor.pdfuser.pdfversl.pdfvrsl.pdf
作者:chanra1n | 分类:FPGA
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