FPGA技巧Xilinx.rar
HuaWei Verilog 约束.rar
Synplify工具使用指南(华为文档)[1].rar___20074616444853030.rar
Verilog HDL 华为入门教程.rar
Verilog典型电路设计 华为.rar
华为coding style.rar
华为FPGA设计规范.rar
华为FPGA设计流程指南.rar
华为VHDL设计风格和实现.rar
华为面经.doc
华为面经.rar
华为以太网时钟同步技术_时钟透传技术白皮书.rar
华为硬件工程师手册目前最全版本（159页).rar
华为专利：华为小数分频.rar
华为专利：一种快速无毛刺的时钟倒换方法.rar
华为专利——一种将异步时钟域转换成同步时钟域的方法.rar
静态时序分析与逻辑[1]..rar
一、项目简述本项目使用苏州硬禾信息科技有限公司设计的小脚丫FPGA开发板设计了一个完成定时、测温、报警、控制的小项目，并通过上位机显示、下发音乐配置数据。本项目B站介绍：https://www.bilibili.com/video/BV1Vh411k7QV/二、研究进展（一）研究内容：l ...
*1.下列对异步信号进行同步的描述错误的是（使用锁存器）。采用保持寄存器加握手信号的方法特殊的具体应用电路结构,根据应用的不同而不同使用锁存器异步 FIFO *2.FPGA 的可编程是主要基于什么结构（查找表（LUT））。查找表（LUT）ROM 可编程PAL 可编程与或阵列可编程解析：FP...
功能:常用引脚CLKPIN_E1LED0PIN_G15LED1PIN_F16LED2PIN_F15LED3PIN_D16KEY1PIN_E15KEY2PIN_E16KEY3PIN_M15KEY4PIN_M16RXDPIN_M2TXDPIN_G1功能:VGA引脚VGA_BLUE[0]PIN_C15VG...
设计流程：设计规划 -> 波形绘制 -> 代码编写 -> 代码编译 -> 逻辑仿真 -> 波形对比 -> 绑定管脚 -> 分析综合布局布线 -> 上板验证新建项目文件夹（led）：Doc：放置文档资料（数据手册、波形图、文档、项目日志）Pri：放置工程...
译码：译码是编码的逆过程，在编码时，每一种二进制的代码，都赋予了特殊的含义，即都表示了一个确定的信号或者对象。把代码状态的特定含义翻译出来的过程叫做译码，实现译码操作的电路称为译码器。译码器：一类多输入多输出的组合逻辑电路器件，其可以分为：变量译码和显示译码两类3-8译码器 模块框图：输出信号定义为...
该篇博客根据上一篇半加器的设计，再结合层次化的设计思想来实现一个全加器！层次化设计理论部分：数字电路中根据模块层次的不同有两种基本的结构设计方法：自底向上的设计方法 和 自顶向下的设计方法自底向上（Bottom-Up） 自底向上的设计是一种传统的设计方法，对设计进行逐次划分的过程是从存...
蜀ICP备19035584号-1 | | 川公网安备 51142202000123号 版权所有 © 2019-2024, 陈语ChanRa1n(网站仅用于学习和教育目的). 由MyFPGA智慧中心驱动，主站访问统计(360奇安信)，Email:chenyu@myfpga.cn 
